VHDL: Additionneur 4 bits et Flip-Flop D

La Bascule D

La Bascule D (Data Flip-Flop) est un composant fondamental des circuits numériques, conçue pour stocker un seul bit de donnée (0 ou 1). C'est un circuit séquentiel synchrone, ce qui signifie que son fonctionnement est étroitement lié à un signal d'horloge qui détermine le moment de stockage des données.

Principes de Fonctionnement de la Bascule D

La Bascule D opère en capturant la valeur présente sur son entrée D et en la transférant à sa sortie Q lors d'un événement spécifique du signal d'horloge.

• Entrée D (Data): C'est l'entrée où la donnée à stocker est présentée.

• Signal d'Horloge (Clock): Ce signal régule les opérations. Il détermine le moment où la donnée de D est transférée vers Q.

• Sortie Q: Représente la valeur actuelle stockée dans la bascule.

• Sortie Q' (complément de Q): C'est la valeur inverse de la sortie Q.

• Reset (Réinitialisation): Force la sortie Q à zéro, indépendamment de l'état des entrées.

• Set (si présente): Force la sortie Q à un, indépendamment de l'état des entrées.

Fonctionnement Détaillé

La Bascule D réagit spécifiquement aux fronts montants (Rising Edge) du signal d'horloge.

• Lorsqu'un front montant est détecté sur le signal d'horloge, la valeur présente à l'entrée D est capturée et stockée dans la sortie Q.

• Si aucun nouveau front montant n'est détecté, la valeur stockée sur Q reste inchangée, même si l'entrée D ou d'autres signaux changent.

Diagrammes Temporels

Les diagrammes temporels illustrent la relation entre l'entrée D, le signal d'horloge (Clock), et la sortie Q :

Lors d'un front montant du signal d'horloge :

• Si .

• Si .

Types de Réinitialisation (Reset)

La réinitialisation est un mécanisme crucial pour contrôler l'état initial ou forcé de la Bascule D.

Réinitialisation Synchrone

Dans le cas d'une réinitialisation synchrone, la remise à zéro de la Bascule D est contrôlée par le signal d'horloge.

• Lorsque le signal Reset est activé (généralement actif à l'état haut ou bas), la sortie Q est forcée à "0".

• Ceci se produit uniquement lorsqu'un front montant du signal d'horloge est détecté.

• Même après l'activation du signal Reset, la valeur de Q reste inchangée jusqu'au prochain front d'horloge.

Réinitialisation Asynchrone

Dans le cas d'une réinitialisation asynchrone, la sortie Q est forcée à "0" dès que le signal Reset est activé, indépendamment du signal d'horloge.

• Une fois que le signal Reset est désactivé, la Bascule D reprend son fonctionnement normal et répond aux entrées D et au signal d'horloge.

Mise en Œuvre avec VHDL et Simulations

Conception d'un Schéma VHDL

Voici les étapes pour créer un module VHDL, par exemple en utilisant Xilinx ISE:

1. Lancer le logiciel de conception (par exemple, ISE 14.7).

2. Sélectionner Projet : Nouvelle Source.

3. Choisir VHDL Module comme type de source et entrer le nom souhaité pour le schéma.

4. Vérifier que l'option Add to Project est sélectionnée.

5. Cliquer sur Suivant.

6. Définir les ports d'entrée/sortie du design (D, Reset, clk, q).

7. Cliquer sur Suivant, puis sur Terminer.

8. Dans la description de l'architecture VHDL, après l'énoncé d'introduction, inclure les fonctions logiques. Pour une Bascule D, l'implémentation VHDL décrirait son comportement séquentiel.

Création d'un Test Bench VHDL

Un test bench est utilisé pour simuler le comportement du module VHDL.

1. Choisir VHDL Test Bench comme source et nommer le schéma de test.

2. Vérifier que l'option Add to Project est activée.

3. Cliquer sur Suivant, puis sur Terminer.

4. Dans la description de l'architecture du test bench, insérer les stimuli pour simuler les entrées (D, clk, Reset) et vérifier les sorties (Q).

Interprétation des Résultats de Simulation

Les graphiques de simulation affichent le comportement des signaux au fil du temps. L'exemple ci-dessous est typique d'une simulation de Bascule D.

Les résultats d'une simulation d'un circuit contenant une Bascule D (très probablement de type D) à l'aide d'un logiciel de simulation tel que ModelSim ou Vivado.

Éléments de la Simulation

1. Objects (à gauche): Liste des variables et sorties utilisées dans la simulation.

   • D: L'entrée du circuit.

   • Reset: Le signal de réinitialisation qui remet le circuit à son état initial.

   • clk: Le signal d'horloge qui contrôle la temporisation de la bascule.

   • q: La sortie primaire (output

Analyse des Signaux Simultanés

• D: Montre les changements de l'entrée D au fil du temps.
• Reset: Affiche les signaux de redémarrage, actifs (1) au début de la simulation.
• clk: Le signal d'horloge, qui fonctionne périodiquement pour synchroniser la Bascule D.
• q: La sortie de la Bascule D, qui suit l'entrée D en fonction du timing de l'horloge.

Le signal Reset est activé au début (environ 0 ns), ce qui réinitialise la sortie q à zéro. Suite au signal de réinitialisation, la sortie q commence à suivre l'entrée D sur les fronts montants du signal d'horloge, comme illustré pour une réinitialisation asynchrone.

Additivité Complète 4 bits (Full Adder 4 Bits)

Bien que le document se concentre principalement sur la Bascule D, la mention d'un "Full Adder 4 bits" indique qu'il s'agit d'un autre composant numérique important, généralement utilisé pour additionner des nombres binaires de plusieurs bits. Un additionneur complet (Full Adder) est un circuit logique qui additionne trois entrées binaires (deux bits de données et une retenue entrante) et génère une somme et une retenue sortante. Un "Full Adder 4 bits" est la mise en cascade de quatre additionneurs complets pour additionner deux nombres binaires de 4 bits.

Points Clés

• La Bascule D est un élément de mémoire d'un bit.
• Son fonctionnement est synchrone et déclenché par les fronts montants de l'horloge.
• Les resets peuvent être synchrones (dépendants de l'horloge) ou asynchrones (immédiats).
• Les simulations VHDL sont essentielles pour vérifier le comportement des circuits numériques.